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0.1微米以下晶体管对传统概念的挑战
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Sub-100 nm Transistors Defy Conventional Wisdom
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晶体管在集成电路中占据着中心的位置，在“开”、“闭”两种状态下都要消耗能量：开路时，电流从源极流向漏极；闭路时，栅极和沟道之间存在的电荷泄漏同样也会形成电流。对较大尺寸（1微米）的晶体管来说，这种静态电流只占到整体能耗的0.01％，而在0.1微米以下的晶体管中，这种电流造成的能耗已占全部能耗的10％。对便携设备来讲，不但要有更小的设计尺度，消费者还要求电池能用更长的时间。
阻止泄漏
晶体管之所以能够工作，是因为沟道和栅极之间形成了一个电容。栅极的变化控制着沟道中的电荷密度和电流。当电压超过阈值（VT）时，晶体管就打开了。当晶体管体积缩小时，随着两层之间的间距缩小，栅极的绝缘性也必须相应做出变化。对使用90nm技术的高性能设备（预计在2004年出现）来说，2001国际半导体技术发展规划（ITRS）中要求其栅极氧化层厚度应在0.9
1.4nm之间。
不幸的是，氧化层太薄会引发电荷的隧道效应。它能增加泄漏电流，从而增大静态能耗。因此，ITRS希望使用90nm技术的低功耗设备的氧化层厚度在1.4
1.8nm之间。
栅极电容变小时，可以通过增加栅极材料的绝缘常数（k）和带隙的方法来减少泄漏。这样，因为电荷要通过的障碍变得更高和更厚，隧道效应就减小了。k值越大，就可以用更薄的氧化层来得到同样的电容；而带隙相对大的材料对能量的阻碍也就越大。
一个方法是在栅极氧化层中再掺入氮，工艺上的变化相对很小。目前在0.13微米技术中已用到了氮化物栅极。
另一个可能的解决方案是根据晶体管功能的不同改变它的氧化层厚度，对芯片上的每一块区域都根据性能或是能耗进行优化。这种方法对系统级芯片的设计很有吸引力，因为在这种设计方法中，对不同区域的处理是不同的。用这种方法，可以根据功能不同对能耗做出改进。
但也许氮化和改变栅极氧化层厚度的方法都是不够的。有一种材料可能要占据今天二氧化硅的位置，因为它拥有更高的k值。氧化钽（Ta2O5）和钛酸锶钡（BST或
BaSrTiO3）都是很好的可用于制作DRAM芯片的候选材料。但目前，它们都不能经受在掺杂过程中的高温。现在，研究人员都正从元素周期表中搜索更适合的材料，不但得有好的热稳定性，而且得有较大的带隙。去年12月，IEEE在华盛顿召开了一次电子元件大会，在这次会议上，二氧化铪（HfO2）和二氧化锆（ZrO2）成为最有希望的材料。这种材料的泄漏电流性能比二氧化硅要好，但它的启动电压却好像会不断偏移。这种偏移可能是由于电荷陷阱的作用，目前尚不清楚这种陷阱是材料本身固有的还是由于缺陷而产生的。
不论什么材料，如果介质层较薄，硼就容易渗透进去。在多晶硅栅极中，必须采用较高密度的硼元素来降低电荷损耗，这就使这个问题更加严重。但对电介质进行氮化却是一条既可降低硼的密度又可减轻氧扩散的方法。
对多晶硅栅极来说，解决电荷泄漏更可靠的方法是用金属来替换半导体材料。但不论使用什么新材料，栅极都必须具有相应的化学和热力学性质，以便同晶体管和处理工艺都相容。此外，根据北卡罗莱那州立大学（UCSU）的研究人员的说法，栅极电子的逸出功率使电子脱离金属所需的能量也必须同半导体材料的阻碍力一致。对pMOS晶体管来说，这个能量是5.0
eV（电子伏）。这样的话，最有前途的材料就是金属氮化物，比如氮化钽（TaN）和氮化钛（TiN）。而nMOS晶体管要求的逸出功率是4.1
eV，要想找到与之相配的材料就比较困难了。像钛和钽这样的难熔金属在正常的处理工艺中会很快氧化，为解决这个问题，UCSU的研究小组建议使用钌钽合金（Ru-Ta），它在正常的处理工艺中相当稳定。当合金中钽的含量在20％以下时，合金的电气性能接近于钌，是一种非常好的pMOS栅极材料，而当钽含量在40％～54％之间时，它又是一种很好的nMOS栅极材料。
尽管栅极氧化扩散可能是最容易想到的问题，但寄生电阻和电容也对元件性能有巨大的冲击。寄生效应会引起额外的电能消耗并会使电流延迟。源极和漏极之间的电阻也十分重要，因为是这两个部分将晶体管和电路的其余部分连接到了一起。
消除寄生现象
当元件变小时，注入离子制作源极和漏极的区域也更小，而离子的剂量还要保持恒定。工艺设计人员可以用低能量注入法和快速热激发的方法来形成浅结，并使它在热处理过程中保持稳定。
在源极和漏极掺杂并形成晶体管之后，对掺杂物质的细微调节对元件的性能也有极大的影响。所有这些掺杂过程都必须进行折衷考虑。
在掺杂最多的PN结和掺杂较少的底层材料之间会形成结电容，这是另外一种重要的掺杂效应。曾经一度仅用于辐射装置的绝缘硅（SOI）技术，由于可以减小结电容，现在越来越引起人们的注意。SOI圆片可以将环路振荡时间减半。即便考虑到复杂电路中其他部分的延迟，SOI技术也能使性能比其他技术提高30％。
SOI片子的行为取决于硅层的厚度。如果硅的厚度比沟道长度还要小，就会在栅极氧化区附近产生一个耗尽区，在它下面还会产生一个中性电荷区。离子化会在中性区中激发出自由电荷。但它下面的绝缘层会使这些自由电荷不能流动，这样就使晶体管在一定程度上“漂浮”起来。
由于这种“浮体效应”（FBE）的存在，就不能在这种部分耗尽的SOI片子上制作现有的各种电路。为消除FBE效应，设计者就必须在片子中引进一个额外的接地极，但这又要占用昂贵的电路空间。作为选择，可以在设计模型中考虑到FBE的存在而只在它的周围进行设计。典型电路中只有大约1％的晶体管不能含有FBE而必须接地。
去年的IEDM大会上，英特尔展示了全耗尽SOI晶体管上的研究成果。在这种晶体管上，硅层很薄，仅相当于沟道长度的一半，栅极氧化区附近的耗尽区的厚度也和硅层的厚度差不多。这种全耗尽SOI晶体管中没有FBE效应，但它的硅层太薄，生产非常困难。
日立公司解释说，在全耗尽SOI晶体管中，由于较薄的硅层限制了源漏极的深度，所以它们之间的接触电阻相当高。因此，英特尔的SOI工艺中就含有高架的由选择性外延层生成的源极和漏极。同普通的CMOS晶体管相比，全耗尽SOI可以提供相同的开关速度，而能耗可降低30％。
ST Microelectronics公司展示了另外一个有趣的SOI替代品。他们在正常的CMOS工艺中，通过选择性的沉积和对硅锗合金（SiGe）进行蚀刻，在某些元件下面生成了一个空层。这种“架空硅”使设计人员不必使用SOI技术也能降低结电容，这对某些对性能要求很严格的元件来说也是一个选择。
对MOSFET进行再思考
研究人员在追求高性能元件的过程中，也在重新思考晶体管的基本结构。今天的晶体管看上去和教科书中画的一模一样，但下一代晶体管（50 nm以下）可能就要大变样了。
除了可改进现存的设计之外，薄SOI圆片还可以满足新结构的需求。先在一个圆片上生成栅极，然后再加上一个氧化层和一层薄的硅，再在硅层上制作晶体管。这种双栅极结构可以控制短沟道效应，另一方面又可以提供一个额外的驱动电流源。另外一种方法就是FinFET，它可以在通常的圆片上制作出两个栅极。它有直立的沟道，上面的“鳍”状结构使它可以在两边都沉积出栅极氧化层和电极。但对双栅极结构的设计而言，不论采用哪种方法，对尺寸和寄生电阻的控制都是非常严格的。
除去缩小沟道尺寸之外，设计者们也在研究其他的方法来提升性能。载流子迁移率就是另外的一个性能杠杆。砷化镓（GaAs）元件通常比CMOS元件要大，但因为其中的载流子移动速度更快，所以元件速度也更快。虽然砷化镓不一定能取代硅的位置，但硅锗合金的载流子迁移率也很高，并且它同硅的处理工艺互相兼容。
第二种提升迁移率的方法是在迁移率和晶格常数的关系上做文章。日立公司 研究，在硅片上沉积一层有张力或收缩力的氮化硅（SiN）可以生成一个应力层，再注入一些锗以缓释这种应力就可以得到希望的晶格常数。
向未来前进
位于业界研究前沿的是沟道长度小于15 nm的最小的晶体管。根据2001 ITRS的远程规划，2016年将开始生产9nm的晶体管。众多生产与设计公司都会努力将这种最前沿的晶体管付诸商业生产。14年内，生物技术及其他计算机领域内的创新也将为我们带来完全不同的纳米级晶体管。
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