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IC技术的进步促进设计与制造间的合作
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The Improvement of IC Technology Promote Cooperation
Between IC Design and Manufacture
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■J．Reachen编译
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集成电路设计师与制造者需要彼此合作。没有设计，圆片厂就会闲置；缺少制造环节，设计就只会是一种理论构想。双方只有共同合作才能适时提交出功能电路。
虽为相互依存，但双方的关系会变得很不通畅。设计者一般都是电气工程师，没有太多的制造经验，而生产工程师一般都很少从事过电路设计。然而随着电路特征尺寸的缩小，设计和制造彼此间相互影响的程度却变得越来越深。
正如英特尔公司所述，器件技术的每一次新成果都使设计对工艺特性的敏感性更强。在0.35微米阶段，设计师尚可把工艺当黑盒对待。他们只需连接逻辑电路中的库元件，然后用布局布线软件创建物理布图即可。大多数情况下，电路都能按预期工作。
但从0.25微米技术开始，互连布线成为构成电路总延迟的原因。两电路元件间的物理距离对信号时序的影响被首次纳入考虑。时序分析成为电路仿真的重要内容。
0.18微米的设计难度倍增
目前为大多数低成本电路设计所采用的0.18微米技术，把信号完整性问题摆在了首位。两条相邻导线间因空间距离的缩短，使其电容量迅速增高。串扰成为亚0.18微米时代的主要问题。
自动仿真工具虽然好用，但目前还不能找出并纠正全部的信号完整性问题。就一般设计而言，总有近30项冲突需要工程师用手工识别和纠正。
0.18微米级技术所涉及的更深层次的问题是对维护功率完整性要求的考虑。虽然电源电压在日趋降低，但功能的增多使芯片尺寸保持原样或增大。大尺寸芯片导线较长，这导致电阻值、电容性密度的增大，并最终使功耗增加。电源电压在长导线上很难保持均匀，而数毫伏的电压值变化会造成电路性能10-15%的下降。
虽然铜互连可缓解功率分配问题，但特征尺寸的缩短会使电阻值持续地成倍增长。铜技术只是为设计师提供了更大的喘息空间，没有从根本上解决这一问题。与此同时，低k介质的投入生产也没有想像的那么快。使用硅氧化物(SiO2)介质，设计师必须考虑对超出预期的电容性延迟和串扰进行补偿。
铜互连还带来制造上的新问题。Cadence称，化学机械平坦化(CMP)工艺的实施情况与图案密切关联，铜互连不同寻常的设计规程(rule)让供应商感到束手无策。有些情况下，设计规程与所在布线层及其下层的特征线(feature)密度都相关。在设计中用到类似嵌入式微处理器等知识产权IP模块时，与多层规程的对应就变得特别困难。IP供应商或许只有冻结模块使用层，才能使电子设计自动化(EDA)工具无法改变甚至探到布图细节。
OPC设计
0.18微米技术首次将光学近似修正(OPC)方法广泛用于亚波长光刻应用中。OPC通过对掩膜的修改可以增强比曝光波长更细的特征线的印制。通常在物理设计后处理阶段进行掩膜数据准备时加上OPC修正值。基于规程的OPC，在后处理过程为所有满足给定规范的矩形小条加上增强型特征线。基于模型的OPC，速度虽慢但更精确，它可以对特征线的实际曝光结果进行仿真。利用模型方法添加增强型特征线可实现仿真特征线与物理设计的匹配。
在数据准备时 ，实施OPC将打乱用来实现设计文件管理的分层描述。一项设计可能在多个不同位置上使用一个给定库元件。分层设计针对所需的多个参照只存储一份该元件的拷贝。OPC的修正值与实施修改的特征线周边最大"光晕距离"2.0微米的范围内的所有特征线都相关。OPC的光晕距离比信噪或其它电子效应的作用范围更长。
由于每一例库元件可能有不同的周边环线，因此在元件的扩展描述中必须纳入有关光晕区的描述。这样做会使电路元件分层变得扁平化。
OPC的使用将使数据量增大10倍。Photronics公司信息系统副总裁预计，65nm技术级的文件量将达到0.75TB(1TB=1000GB)。用现有技术单是转移如此大的文件就得两天时间。除非情况有所改观，否则数据准备将使掩膜写入时间大为增加。将OPC并入设计库有助于减小文件量。作为库的一部分，OPC光晕距离规程可在用布局布线工具创建物理设计时使用。
但进行OPC的并入，库供应商则必须对目标圆片厂的光刻工艺有所了解。由基本设计元件构成的库原本就是与工艺相关的。从传统来看，代工厂都倾向于直接与其客户-设计公司进行合作。代工厂往往把工艺的改变通报设计公司，而不告知IP和库供应商。设计人员只有在发现其设计无效时才知道所有库已过时。由于升级到一个新库需要两三个月的时间，因此这种延误会影响产品上市。而EDA供应商对此已作出对策，通过与代工厂合作来检验其软件的准确可用并及时更新。
库元件存在的工艺相关性使得无工厂的设计公司难以从一家代工厂转向另一家，甚或从一种工艺方案转向另一种。有些元件如数字逻辑与工艺是无关的。其它元件如I/O元件和模拟器件是很难移植的。模拟元件对具体工艺的电容器匹配和寄生效应十分敏感。I/O元件包括静电放电(ESD)保护构件，天线及超出库模块边界以外的其它功能件等。
0.13 m设计问题更多更复杂
0.18微米技术所遇到的设计难题在0.13微米条件下更显突出。例如，典型设计的信号完整性冲突数将由0.18微米时的30个跃升到0.13微米级的300个。信号边缘随时钟速度的提高更趋靠近，使之更易受噪声影响。
提高现行密度会导致芯片上过热点的产生，这些热区将进一步对周边晶体管的性能造成影响。邻近晶体管即使与热区没有电气连接，性能也会受损。
0.13微米技术条件下，根据设计的不同，静态漏耗(leakage)可达总功耗的12%到25%不等。相对而言，0.25微米条件下的漏耗不到总功耗的1%，0.18微米下漏耗也只有3%到5%。该问题是可以通过设计解决的。电路路径中只有约20%对性能起关键作用。例如，电路有时可把功率散落到不活跃区。其它方面则有，由非关键电路路径承受更高的阈值电压，用更厚的栅介质来降低漏电等。
同样，在更小的设计规程下，静态存储器中的软错误率会增高。单元电容量和驱动电流都会因位元面积的缩小而下降。同时，大容量的存储模块会要求更低的错误率。如果在1000万次的位触发(flip)中只发生1次出错，那么百万位级存储器的实际出错会比千位级存储器高。
0.13微米技术也使现有的工艺问题更为突出。在0.13微米下，会有更多的圆片厂使用特征尺寸更小的铜金属化工艺。有报告称，0.13微米的互连设计规程仍在变，远不及生产工艺稳定。互连规程在各代工厂间互不相同，有时同一家代工厂在月与月之间也不同。
不稳定的设计环境是0.13微米技术面临的主要障碍。包括Cadence在内的 EDA供货商正在修订其软件平台，以使添加和更改设计规程更容易。
0.13微米级技术也将更多地使用OPC，并将初次用到相位转移掩膜(phase shift mask)技术。数量技术公司正在开始对在第一和第二层金属层并入OPC的设计方案进行关注。
在掩膜准备阶段施以相移掩膜(PSM)技术会比OPC难度更大。相邻的电路区域所要求的相位修正会有所不同，就像地图上不同的国家要用不同的颜色标明一样。绘图员不能为了简化颜色的使用而把法国与波兰毗邻，同样，掩膜数据准备软件也不能对电路元件进行移位。任何一张地图的上色不能少于四色，而掩膜制造商却只有两种选择：转移或不转移。相邻的区域正好反相时，两者间的边界会产生一种不可能的相位"颜色"需求。为避免出现这种混淆，设计库与布局布线软件必须对特征线布局中的相位问题有所考虑。
谁将拥有可制造能力？
遵从摩尔定律发展的新技术使电路设计的诸多方面变得日益复杂。从信号完整性及时序要求到先进光刻技术中的特征线布局，对物理设计因素的考虑越来越多。同时，设计本身在变得日益复杂，所涉及的晶体管数攀升到千万只数量级。对如此宏大的工程进行管理，设计者需要有更多的抽象表征，而不是更少。软件工具将使设计人员摆脱制造工艺的低层次细节。为此，EDA供货商正在增强自身的制造实力。一此公司正在借助软件模型弥补抽象设计与实际硅制造间的空白，填补新市场的空缺。
英特尔公司微电子服务总监强调，软件工具的革新有制造商的协助，会加快前沿的设计活动。设计的底层结构最终会落到对工艺数据的定时和准确访问上，这些数据只有制造商可以提供。
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