首页 | 期刊简介 | 编辑部 | 广告部 | 发行部 | 在线投稿 | 联系我们 | 产品信息索取
2020年3月31日星期二
2011年第01期
 
2010年第12期
 
2010年第11期
2010年第11期
 
2010年第10期
2010年第10期
 
2010年第09期
2010年第09期
 
2010年第09期
2010年第08期
 
2010年第07期
2010年第07期
 
2010年第06期
2010年第06期
 
2010年第05期
2010年第05期
 
2010年第04期
2010年第04期
 
2010年第03期
2010年第03期
 
2010年第02期
2010年第02期
 
2010年第01期
2010年第01期
 
2009年第12期
2009年第12期
 
2009年第11期
2009年第11期
 
2009年第10期
2009年第10期
 
2009年第9期
2009年第9期
 
2009年第8期
2009年第8期
 
2009年第7期
2009年第7期
 
2009年第6期
2009年第6期
 
2009年第5期
2009年第5期
 
2009年第4期
2009年第4期
 
2009年第3期
2009年第3期
 
2009年第2期
2009年第2期
 
2009年第1期
2009年第1期
 
2008年第12期
2008年第12期
 
2008年第11期
2008年第11期
 
2008年第10期
2008年第10期
 
2008年第9期
2008年第9期
 
2008年第8期
2008年第8期
 
2008年第7期
2008年第7期
 
2008年第6期
2008年第6期
 
2008年第5期
2008年第5期
 
2008年第4期
2008年第4期
 
2008年第3期
2008年第3期
 
2008年第2期
2008年第2期
 
2008年第1期
2008年第1期
Cirrus Logic CS434x 系列数模转换器及应用

Cirrus Logic供稿


Cirrus Logic 最新推出的CS434x 数模转换器(DAC)系列包括CS4344、CS4345、CS4346和CS4348 四款产品,为小尺寸 10 管脚封装,体积较现有的 8 管脚 CS4334 DAC减少 50%,降低了对印刷电路板的空间要求。

CS434x 系列基于先进的多位 Delta-Sigma 结构,提供单端输出,总谐波失真加噪声为 - 95 分贝,动态范围达 105 分贝。CS434x 系列可在 +3.3 V 或 +5 V 单电源下运行,并具有其他高附加值性能,如:拥有专利的自动采样率检测、片上数字去加重,以及能够消除电源循环嘀嗒声和爆破声的 Cirrus Logic Popguard 技术,有助于减少外部器件的数量。

图1(略)

CS4344、CS4345、CS4346 和 CS4348 之间的区别仅在于它们支持的串行音频接口格式,分别包括 I2S、左调整以及 24 位和 16 位右调整。由于该系列与 Cirrus Logic CS4334、CS4340 和 CS4340A等广泛使用的产品兼容,因此已经采用这些产品的厂商只需简单升级即可获得最新功能。

CS434x 系列允许以48、 44.1 和 32 kHz (SSM)、96、88.2 和64 kHz (DSM)、192、176.4和 128 kHz (QSM)等标准音频采样率接收数据。音频数据通过串行数据输入管脚(SDIN)输入。左/右时钟(LRCK)决定目前哪个通道通过SDIN输入数据,而可选串行时钟(SCLK)则对进入数据缓冲器的音频数据提供时钟。CS4344、CS4345、CS4346 和 CS4348 在串行数据格式方面的差别如图 2 - 5 所示。

MCLK/LRCK 必须如表 1 所示为整数。LRCK 频率等于 Fs,即每个通道向设备输入数据的速率。通过计算单一周期内 MCLK 转换次数及检测 MCLK 的绝对速度,可以在初始化系列期间自动检测到 MCLK 与 LRCK 的比值和速度模式。内部分频器自动生成合适的时钟。表 1 解释了几种标准音频采样率以及所需 MCLK 和 LRCK 频率。应该注意,尽管对相位关系无要求,MCLK、LRCK 和 SCLK 却必须是同步的。

表1 通用时钟频率(略)


串行时钟控制输入数据缓冲器的数据输入。CS434x 系列同时支持内部和外部串行时钟生成模式。详情请参考图 2 - 5。

图2 CS4344数据格式(I2S)(略)


图3 CS4345数据格式(左调整)(略)

在 LRCK 周期的任何一个阶段如果监测到 DEM/SCLK 管脚上发生 16 个从低到高的转换时,CS434x 系列进入外部串行时钟模式。如果该模式被激发,则无法进入内部串行时钟模式和去加重过滤器。如果在 LRCK 的两个连续时段监测不到 DEM/SCLK 管脚上从低到高的转换,则 CS434x 系列将转入内部串行时钟模式。

图4 CS4346数据格式(24位右调整)(略)

图5 CS4348数据格式(16位右调整)(略)


在内部串行时钟模式中,串行时钟由内部生成,并与 MCLK 和 LRCK 同步。SCLK/LRCK 的数值根据数据格式不同,有32、48、64、72 四种。在该模式下运行和在与 LRCK 同步的外部串行时钟模式下运行是一致的。该模式可获得数字去加重功能。

         
版权所有《世界电子元器件》杂志社
地址:北京市海淀区上地东路35号颐泉汇 邮编:100085
电话:010-62985649
E-mail:dongmei@eccn.com