近几年来，大部分通信系统一直利用串行差分信号传输技术传送高速数据。目前系统时钟信号传输技术也朝着这个方向发展。照现在的发展趋势看，系统时钟信号的传送最有可能改用差分信号传输技术。高效率的时钟脉冲传送是固态系统设计的一个关键环节。采用这种设计的信号走线 (trace) 会穿过不同的印刷电路板，并将它们连成一起，形成一个复杂的网络。由于这些通路需要传送微弱的信号，因此由这些通路组成的网络最易受耦合噪音的干扰，而这些通路本身也可能会产生耦合噪音。由于这些信号较长，因此这类时钟传送网络好像信号接收效率极高的天线一样，进一步将网络上的噪音放大。

差分信号传输技术将两个信号耦合一起，并确保这两个信号之间保持 180 度的理想相位偏移，这可以解决这些噪音问题。这种传输技术使信号源电流和反馈电流方向正好相反。以信号参考层来看，这些电流的影响多半会互相抵消。若将接地或参考层的反馈电流全部加起来，其总和最好是零。这样可以令各对耦合差分信号有较大的抑制噪音能力，免受来自参考层、相邻网络及附近其它的电子噪音源如开关电源供应器产生的耦合电能影响。由电阻耦合的能量一般称为共模噪音。差分信号可以随着共模电能上升或下降，但接收者仍可利用差分接收器正确解读信息。

图1　DS90CK2102：10时钟及数据驱动器的通道间歪斜略（略）

虽然可以用超过 100 MHz 的速度产生及传送单端时钟信号，但系统电源去耦电路将难以抑制几伏以上的亚毫微秒信号所产生的较大电流尖峰。事实上，单端 LVCMOS 时钟缓冲器一般来说可为每一有源输出信号供应 20 mA 至 25 mA 的动态开关电流。此外，其它对噪音较为敏感的模拟电路如相位环路或时钟数据恢复芯片的操作也可能会受到影响，以致进一步降低系统的性能。对于部分远程或移动系统来说，LVCMOS 芯片极低的静态功耗可能是一个优点。对系统时钟驱动器而言，该优点显然并不足够。时钟传送集成电路的功耗必须按照其正常的操作频率测量。所有电路的整体功耗都将交流电或频率功耗包括在内。对于 LVCMOS 芯片来说，这部分功耗非常重要，因为它占整体功耗的 99%。由于大部分差分信号传输芯片的用电量较为稳定，因此这类芯片能以较高的时钟频率操作，效率也较高，而且可减少印刷电路板去耦电路的负担。

由于印刷电路板采用层叠式结构，因此系统设计工程师都纷纷改用差分传输解决方案。几乎全部系统都设有多层差分信号传输叠层，专供几千兆位以上的串行链路传输用。由于电路板的层叠式结构将一大类信号排斥在外，因此系统设计工程师只要采用差分时钟传送技术进行电路布线，便可在设计上发挥更大的灵活性。换言之，差分时钟传输技术最适用于专为传送高速信道信号而设计的层叠式印刷电路板结构。

如何选择差分时钟缓冲器

选择理想的差分时钟缓冲器像选择任何其它产品一样，必须详细考虑多个因素才可找出一个可达到最佳整体效果的理想解决方案。正如不同系统对不同产品有不同的要求，设计人员的要求对时钟缓冲器的选择也有很大的影响。下文将围绕多个相关议题作深入的探讨，供开发新应用方案的系统设计工程师选用时钟缓冲器时参考。

输出规格及信号保真度

选择时钟传送芯片时，通常会考虑多个不同的时间参数，其中包括最高操作频率、占空比失真、通道间与元件间的歪斜、以及信号抖动等。这些参数全部是信号质量的重要指标，清楚显示时钟传送芯片输出信号的质量。

一般来说，选择时钟传送芯片时，芯片的最高运行频率是首要考虑的参数之一。该参数以最高操作频率作为衡量芯片性能的标准。设计人员必须知道厂商保证的数字通常只适用于极为理想的操作环境。时钟传送树的最高操作频率在很大程度上取决于线路互连的特性和设计、缓冲级的数目、加载电路数目以及系统噪音水平，因此若要确保时钟传送芯片能以最高频率操作，应该将最高频率定得高一点，以便预留较大的空间，以弥补上述因素对操作频率的不利影响。

占空比失真是时钟出现异常的现象。这种异常现象表现在正脉冲及负脉冲的宽度出现差异。若以数字方式表达，某一操作频率的占空比失真率是实际脉冲宽度与理想脉冲周期之间的比率。这个现象也可称为脉冲歪斜。若系统采用两个沿为系统提供时钟脉冲，选择时钟传送芯片时应该优先考虑这个因素。

单一时钟传送芯片连续输出时钟脉冲时会有不同的传播延迟，通道间歪斜是指这些传播延迟的变化幅度的上下限。(图 1 显示 DS90CK210 2:10 时钟及数据驱动器的典型失真率)。有关输出按照预先界定的参考电平测量。这个参数的重要性与应用方案的要求有密切的关系。若缓冲器级内的通道互连各有不同长度，以至飞行时间 (flight time) 也各不相同，通道间歪斜便无需这么紧密。对于大部分时钟传送应用方案来说，这个现象很有可能出现，但若设计具备较高斜率控制能力的应用方案，选择时钟传送芯片时便应优先考虑这个参数。

若元件之间出现歪斜，便表示两个或以上的元件重复驱动同一输入信号时，输出信号之间会出现传输延迟，而斜率亦即这个传播延迟的时间差异。这个歪斜率按照相匹配的操作环境而定。就以一般的系统为例来说，放置时钟缓冲器的位置并非全部都有大致相同的温度，但有关元件若分别装设在不同的PC底板之上，这个情况很可能会出现。因此，必须解决歪斜的问题，以免出现意想不到的时间误差。元件间的歪斜与通道间的歪斜相似，而且从系统设计的角度看，前者的重要性并不比后者低，尤其是若想将缓冲器融入时钟树的设计之中。

当讨论信号的稳定性时，抖动是一个经常被提及的名词。数字信号边缘真正出现的时间与其理应出现的时间总有差距，而抖动是指这个时间上的差距。在数字通信的过程中，基本上会产生两种抖动现象，即随机抖动及确定性抖动。

确定性抖动有一定限度的振幅，但即使时钟信号有确定性抖动，这种抖动通常并非只局限于时钟信号。正弦曲线抖动是一个好例子，它是确定性抖动的一部分，并且由串扰引起。可以同时输出多个信号的时钟传送缓冲器若果不在布局设计阶段将通道小心加以分隔，通道与通道之间便会很容易产生串扰。

随机抖动的振幅不受限制，其幅度根据高斯定律分布，其数值通常以 RMS 为单位。

由于时钟脉冲往往作为一个参考标准供系统的其它元件对准，因此时钟缓冲器的抖动必须很低，以免对系统造成干扰，尤其是需要采用多个缓冲器级的应用方案更应如此。多级缓冲树产生的随机抖动总量是各级缓冲器抖动的几何总和。

图2　　高度平衡单端输出（略）
图3　　已歪斜的单端输出（略）

峰至峰共模输出电压 (△Vos p-p) 是一个衡量差分信号质量的参数，以数字方式显示一对差分通道的两个互补信号如何取得平衡。不平衡差分信号的共模抑制能力会较低，甚至为时钟脉冲途经的线路添加不利信号稳定的电磁干扰，进一步加剧时钟脉冲对线路的不稳定性影响。图 2 及图 3 便清楚显示这个情况。例如高度平衡单端输出信号的峰至峰共模输出电压 (△Vos p-p) 不超过 50mV，因此只产生极为微弱的噪音，但不平衡的输出产生约 200mV 的峰至峰共模输出电压，为系统添加不稳定的因素。

输入输出电压以及供电电压的相容性

有关低电压逻辑电路的输入/输出相容性问题早在十年前便开始有人提出。若要将两种不同的差分信号传输技术连通，这两种技术要先符合各自的一套技术标准。幸好单以输入的过程来说，所有差分信号传输芯片只注重两个信号的电平差，而且在配置系统时已确保信号互相跨越或确保电平差为零，因此有关芯片可以利用开关功能将信号转换。这个设计会大幅加强系统抑制共模噪音的能力。

最早期推出的差分信号传输技术可远溯至 60 年代的射极耦合逻辑电路 (ECL)。后来，这种射极耦合逻辑技术派生出多种逻辑电路，以满足这一代系统设计的要求。目前普遍采用的射极耦合逻辑电路属于低电压正极 (LVP) 射极逻辑电路。这种技术尤其适用于目前这一代的低供电电压及输入/输出电平的系统设计。

表主要的电机技术规格（略）

后来再有另一种较新的差分信号传输技术面世。这种称为低电压差分信号传输 (LVDS) 的技术是 90 年代初的产物，由美国国家半导体率先推出。这种技术充分利用新一代的低功率 CMOS 工艺技术，以便为不同市场的不同应用方案提供一个速度高、功率低的差分接口。由于 LVDS 芯片采用低功率的设计，因此大部分 LVDS 芯片只可支持几个终端负载。另一种派生自 LVDS 的新一代差分技术称为总线低电压差分信号传输 (Bus LVDS) 技术，可支持设有两个终端的多点总线。由于多点设计采用特别的总线配置，也有自己的线头长度，因此 BLVDS 通常只适用于 500Mbps 或以下的应用方案。

目前市场上众多的高速接口技术之中以电流模式逻辑 (CML) 接口的性能为最高。高速点到点接口是典型的电流模式逻辑应用方案。由于驱动器及接收器采用内置式终端，因此可以无需加设外置式无源元件。电流模式逻辑接口可支持 10Gbps 以上的数据传输率。但电流模式逻辑接口很多时只可支持同一厂商生产的产品，因此采用这种接口时，必须参考有关产品的数据表所列的技术规格，以确保不同产品，尤其是直流耦合应用方案，是否能够运作互通。

分析上述有关电机技术规格的图表便会发觉，若在同一印刷电路板上采用多种不同的差分信号传输技术会有严重的问题出现。例如，不同接收器有不同的共模输出电压 (TX VOS) 及共模输入电压范围 (RX VIN)，因此不同的接收器不一定能在运作上直接互通。部分应用方案可以利用交流电或电容器将信号耦合一起。这样便可堵截信号的直流电部分，使设计工程师可以为接收器的输入信号重设合适的偏压。选用哪一种集成电路也需要考虑供电电压这一因素。规定的供电电压有 2.5V、3.3V 与 5V 三种可供选择，确实选用哪一电压需要看所用的差分信号传输技术及产品而定。虽然按目前的发展看，一般的集成电路都采用 2.5V 及 3.3V 的供电电压，但不同的输入/输出技术若能兼容，便可在许多新一代的系统设计中同时采用 5V 的旧型号芯片及 3.3V 以下的新一代芯片，并确保它们之间可以直接连系，运作互通。

系统时钟的传送

专为系统时钟提供缓冲并将之转送的芯片负责较为简单的工作。基本上，这类芯片只需感测时钟脉冲发生器传送来的脉冲信号，尽量准确地将信号缓冲，以及透过多条点到点链路将之转送到系统内的不同地方。部分较大而复杂的系统需要通过多个层面进行时钟传送，于是整个传送网便构成一幅时钟树的图形。设计性能可靠的时钟脉冲解决方案时，必须明白时钟树上的芯片可以发挥什么水平的性能，尤其是要设计可传送高速信号而又几乎不会增加任何抖动的时钟解决方案，这一点显得尤为重要。

为了显示这种芯片的功能，本文采用 2.5Gbps 的 DS90CP04 交叉点开关模拟三层式的系统时钟树。据该款产品的技术规格数据表上所列的数字显示，典型的输出时钟抖动为 1.6psRMS，而最高的抖动则为 2.5psRMS，其中已包括用以显示产品性能的时钟脉冲发生器的任何内在抖动。

图4　利用DS90CP04交叉点开关模拟的3层式时钟树（略）
表　示波器测量时钟树抖动所是的数据如下（略）
表　Wavecrest测量时树抖动所得的数据如下（略）

将一个 622MHz 的时钟信号输入"输入 A"进行模拟试验，并分别在四个不同地方观察该信号的表现，该四个观察地方包括"输出 A"、"输出 B"、"输出 C"以及可以进行直接观察的时钟脉冲发生器。利用 CSA8000 取样示波器及 Wavecrest DTS-2077 这两组仪器测量信号的抖动。
利用第二个时钟脉冲发生器重复上述模拟实验。这个时钟脉冲发生器的输入抖动幅度与第一个不同，通过整个模拟过程可以更清楚看到这款芯片的性能表现。图表 2 所列数据清楚显示输入抖动对产品的整体性能有很大的影响。即使同一信号分别输入三颗不同的 DS90CP04 芯片，输出抖动的测量数字仍与直接测量每一发生器而获得的抖动数字相同。抖动较低的时钟脉冲发生器可减低输出信号的抖动。由于这款时钟传送芯片设有内部锁相环路 (PLL) 或延迟锁定环路 (DLL)，因此不会为芯片输出的 LVDS 输出信号添加任何相位失真，即使相位失真有所增加也只会极为轻微。事实上，利用示波器或 Wavecrest 测量"输出 C"而取得的抖动数字与以同样方法测量"输出 A"而取得的抖动数字基本上没有分别。

总结

由于时钟脉冲传送芯片产生非常微弱的抖动，因此若要将这些无抖动的优质信号传送至系统内的任何地方，便必须尽量减少外来的影响。为了改善时钟脉冲信号的传送效果，设计人员必须采用设有差分输出的芯片，以减低电磁干扰，避免出现不同阈值，以及将所受的电子干扰减至最低。从系统的角度来说，若采取谨慎的态度，局部使用以至全面使用去耦电路，便可进一步减低高速数字特殊应用集成电路及微处理器产生的较大暂态电流效应。无论怎样，采用的线迹结构应尽可能加强差分信号之间的耦合，而且无论怎样也要将印刷电路板的多个内部叠层辟为专区，以便传送差分时钟脉冲信号及其它需要优先传送的数据信号。