|
|
|
混合信号芯片设计处理关键的转折阶段
|
|
The Key of Mixed-Signal IC Design
|
|
■Peter L. Levin & Reinhold Ludwig
|
通过简单地剪切和粘贴知识产权（IP）内核可以加快无工厂半导体公司的系统级芯片（SOC）设计。
过去十年中，涌现出大量的为系统制造商提供专用芯片（ASIC）的小型IC设计公司。这些被称为无工厂企业（因为他们将IC制造过程转交给商业芯片制造工厂），需要的启动资金较少，而且如果市场接受他们的产品的话，能够获得丰厚的回报。在大量设计工具的支持下，这些无工厂设计企业在历史悠久的大型芯片制造商，如IBM、Intel、Motorola和德州仪器公司所主导的市场中赢得了一席之地。
最近，不断缩小的电路制造工艺线和不断增加的晶体管密度孕育了系统级芯片（System-On-Chip, SoC）。例如，一部手机所需要的大部分甚至全部电路可以在单片IC中实现。目前，此类SoC系统集成了模拟、射频和混合信号器件来满足不断增长的通信应用需求。
即使如此，雄心勃勃的SoC设计者仍面临很大的风险：一块芯片上可用的晶体管数量远远超过设计小组的组织能力。很明显，设计人员需要知识产权（IP）内核供应商的支持，IP内核供应商设计并提供可与其它SoC单元配合使用的电路模块。同时，SoC设计人员还需要能够快速集成IP库并完成电路布局和布线的设计工具。
简而言之，电子设计自动化（EDA）应该比仅仅跟踪制造技术的进步做得更多。EDA还必须适应正在改变EDA领域以及大型IC制造商领域前景的三大变化。第一，SoC和系统内封装（System-In-A-Package）应用的复杂性不断增加，特别是对于哪些需要大型模拟和射频器件模块的设计。第二，无工厂半导体公司需要开发将基于IP的设计交送给代工厂或合同制造商的商业模式。第三，SoC设计人员需要新的支持IP创建和广泛应用的集成式分层设计流程（包括从高层次概念到网络，直到硬连线的门一级的所有层次）。考虑到这些，满足这些需求的解决方案将会影响到利用超大规模电路描述和开发SoC和ASIC设计的方式。EDA工具对于快速和低成本地将半导体IP提供给IC
设计公司（即使是小批量应用）非常关键。
赢利前景和巨大的市场增长就在眼前。商用IP是美国8000亿美元IC市场中的亮点之一。由第三方开发的供小型设计公司和大型IC制造厂重复使用的逻辑、存储器和处理器IP内核在2000年时的市场销售额为6.9亿美元，比1999年增长了48%。IP内核开发的理念是支持设计人员通过匹配和拼装来自不同IP供应商的产品快速地完成SoC设计。
对系统级芯片的需求
被许多人认为是系统设计理想境界的SoC集成了多个子系统，节约了电路板空间和能耗并提高了性能。1995年时SoC通常具有数十万逻辑门，一个可编程微处理器内核和片上存储器。今天，单块芯片上包括的数字、模拟和射频功能非常多样。一个很好的例子是由日本的马自达公司开发的DVD系统超级光盘驱动器。这一SoC将三块芯片的功能集成到一块芯片中，降低了功耗和空间要求，同时还使播放速度翻了一倍还多。
一块SoC芯片包括许多单元和可以在不同应用间重复使用的IP模块。例如来自德州仪器公司的TMS320C55x系列这样的数字信号处理器内核以及来自Analog
Devices公司的ADSP-21535数字信号处理器内核。存储器子系统也可从第三方供应商购买到，做为模块嵌入到SoC中。
为支持IP移植性，SoC行业于1996年成立了虚拟插座接口联盟（Virtual Socket Interface Alliance
，VSIA）。该联盟提倡并推广来自多种来源的IP间的混合，同时简化被视为测试基础（test bench）的激励-响应（stimulus-response）验证的开发过程。利用根据虚拟套接概念定义的标准接口，预验证的IP原则上可以同时在功能和物理层次上装配到一起。换句话说，这些部件即可保证电气上作为一个系统协调工作，又可以适配到一块芯片中。
为保证高可靠性，VSIA最近成立了一个由来自七个组织（ARM、 Fujitsu、 IC-Cad Solutions、 Intel、VSIA
日本特别小组 [JSIG]、 Mentor Graphics、 和 Synopsys）的代表组成的研究小组。小组的目标是制定一个全面的方法来仔细考虑决定IP和SoC质量的因素。这些因素包括设计编辑（定义并记载功能模块间的安排和互动）、设计验证、系统级验证制造和成熟工艺开发。
事实上，VSIA的第10开发工作组做为一个质量研究小组主要致力于研究如何最好地实现通信和接口、进行验证、量度信号完整性并保护IP开发人员防止别人在未授权的情况下使用他们的设计。因此，IP供应商以及IP集成商可以利用通用属性快速评估单个IP模块或整个SoC的质量。
主要的限制
产品生命周期越短，SoC设计过程所面临的上市时间和批量生产时间目标的压力越大。对中等复杂程度的数字IC设计，从开发到产品面市,给予
18-24月的时间是比较充裕的。但现在对于包括模拟单元的高度复杂的多媒体、无线和加密应用SoC设计来说仅有6个月的时间可用。
对于一个10个工程师组成的开发小组，20个月的开发周期总开发成本将约为450万美元。很明显，缩短上市时间将可削减前端成本，并可在更长的时间内产生更大的营收。通过改进现有EDA工具、开发利用这些工具的新方法和在SOC设计中广泛采用可重利用IP，生产力也可得到提升。
对于中等复杂程度的SoC设计，计算机辅助设计工具被广泛地用于对设计流程进行优化。但通常很难（有时甚至不可能）将复杂的系统要求完全映射为一种可综合的高层结构。因此EDA工具必须在制造前确保设计人员的空间、功耗和时序约束可得到满足。
在数据设计流程中加入模拟功能还带来另一个挑战。模拟（低频，到高频）电路领域不象数字电路那样结构清楚，因此目前的设计模式转移将会改造EDA行业。尽管目前的设计流程是针对不断提高的数字器件性能为中心的，修订后的设计方法必须系统地考虑到数字和模拟器件，并可充分利用可重利用IP。
一般来说，未来的设计流程将滤波器、放大器和锁相环等做为模块对待，每一模块都被限制在与比较器和反相器类似的称为标准宏单元的范围内，并最终到达物理晶体管、电阻器、电容器和电感器一级。在每一级优化过程中，先进行自顶向下的综合，然后是自底向上的布局和验证过程。这一过程确定了下一个更细粒度层（将宏单元划分成更小的实体，称为子模块）的参数，以及将传递给再下一层的每一模块的约束条件。
关键的设计流程细节也必须改变。例如，目前综合工具中线路负载采用的是统计模型，为线路负载指定集成电路参数，如互连电容和电阻，这代表了寄生和与负载独立的时序约束。但转向深亚微米技术和更小的结宽度则要求全面解决方案。
IP混合和匹配
一个复杂SoC的设计和制造过程所需要的资金相当可观，只有最大型的IC制造商才有能力运营自己的制造工厂。而且，随着新制造工厂的投资达到25亿美元左右的规模，拥有专用的制造工厂对于众多芯片制造商来说将变得更为困难。这些固定成本本身就足以导致专业制造服务的出现了，专业制造服务供应商的唯一业务就是进行定制（和大规模）的IC制造。第一类商业半导体代工厂（如UMC和TSMC）出现于1980年早期和中期。这些纯制造工厂生产的芯片占所有集成电路的比例，到2004年时预计将达到26%。
相应地，小型、中型甚至大型的如Motorola、LSI Logic、Chip Express和三星这样的企业也越来越少依赖自己内部的制造厂。相反，他们为客户提供集成电路规划、设计、组装和测试方面的经验，而将IC制造任务交由专门的纯代工厂（如TSMC、Chartered、UMC和Siterra）来做。事实上，Motorola的半导体产品部计划到2002年底时将其成品芯片生产的一半外包。而在1998年时，Motorola半导体产品部只有不到6%的芯片是在外面制造的。
这些无工厂业务有很大的优点。没有巨大的固定工厂成本，甚至小量的SoC生产规模也能够赢利。可采用那些提供最佳的单一目的（或点）解决方案的EDA供应商所提供的设计方法。由于有第三方插在客户和制造工厂之间，因此无工厂业务没有利益冲突，可以通过购买IP和通过制造工厂制造来最好地达到技术目标。
不利因素是，无制造工厂SoC设计公司会面临生产能力不足的问题。虽然目前这还不是一个问题，因为目前总体制造工厂利用率小于40%，但这确实是一个问题。一种补救方法是与制造工厂形成战略联盟，甚至购买其部分拥有权，以保证一定的生产能力分配。无论如何，利用第三方EDA工具进行SoC设计，购买或获得IP许可，然后再将IC制造外包确实需要协调的高度复杂的商业模式。
IP 设计机会
以综合电路形式体现的IP可分成两大类，针对在不同设计中应用的功能模块和针对不同应用的功能模块。最先认识到并利用可重利用IP的设计团体是大型IC厂商。90年代中期，Intel、ARM和MIPS
Technologies就开始开发指令集适应不同应用的嵌入式处理器内核。世界性标准化活动，如提高IP编辑和SoC集成过程的系统级设计语言（SLDL）和支持IP模块间明确定义和开放式数据通信协议的VSIA的虚拟器件接口标准促进了这一趋势。
目前，大量的IP供应商正在提供范围广泛的可重利用的嵌入式器件。购买这些现成的IP内核并将它们集成用于SoC设计，就可使设计人员的生产力提高一个量级。更重要的是，一旦利用嵌入式可重编程逻辑定制IP模块的应用得到广泛普及，调整IP模块用于其它应用将会变得更容易，这也会进一步提高生产力。
混合信号设计的特点
尽管数字IP处理的是二进制信号，但模拟IP处理的却是电压精确指定的连续信号。这对于SoC设计公司来说是一个更难处理的问题。一方面，用于数字设计的硬件描述语言包括有不能用于模拟模块设计的综合选择。近几年VHDL和模拟及混合信号工具的发展，如Avanti公司的Varias、Cadence公司的AMSDesigner和Mentor
Graphics公司的Advance-MS，已可以对数字和模拟信号响应进行模拟。但模拟仅是最基本的一步，只能用于HDL数字描述和基于Spice的模拟电路模型。
另一方面，模拟系统是以增益、噪声、转换速率和共模抑制等参数来描述的。因此，整体的IP性能比数字设计更加依赖于制造工艺。由于这一原因，任何可重利用的模拟IP都是以“硬”描述形式提供的：以物理上布局和布线好的电路提供，然后增加到整个设计中。
可重利用模拟和数字IP的结合将会逐渐普及。目前的SoC设计已有25%采用了IP，这数字在未来的五年内将增长为现在的三倍。模拟部分的设计可能需要整个设计努力的一半。对于无工厂公司为说，重新定位和利用模拟IP的能力将是成功的关键。了解到这一趋势，做为世界最大的纯半导体代工厂TSMC公司已经向数家模拟EDA综合工具供应商提供了其0.18微米技术的工艺数据。要使模拟库可以与底层的深亚微米物理技术相衔接，此类工艺信息是非常关键的。
为提高生产力，第三方IP供应商必须以可以集成到EDA设计流程中的标准库的形式提供数字和模拟及混合信号IP。设计公司采用的工具必须足够灵活，能够管理并发的硬件-软件协同设计。线性的自顶向下的设计流程和独立的软件和硬件设计将成为过去。在新的设计流程中，设计人员可以利用性能作为对SoC进行硬件和软件部件划分的标准，并利用数字和模拟可重利用IP加速设计过程。IP将以标准接口（或包装）形式通过即插即用功能提供。
尽管大多数工程师仍认为这是一个梦想，但也有一些工程师认为在两或三年内预设计预验证的即插即用的IP内核即可广泛提供。他们希望IC设计公司能够快速地将这些IP内核布局和布线到针对客户应用的标准SoC模板中。不管怎么说，在加州Design-Reuse
of Newark公司和法国Grenoble公司公布的设计和重利用IP目录（http://www.us.design-reuse/）中已列有来自190家公司的1700多个IP内核。虽然该目录中的模拟IP不多，并缺少IP即插即用能力，但它确实反映了IP市场将会如何进化。
0.1微米线宽的下一代IC制造技术导致冗长的生产过程：仅掩膜制造一项就需要三个月的时间，每套成本超过80万美元。当掩膜需要额外的特性来满足混合信号芯片中的模拟器件要求时，成本会更高。而且，随着设计企业能够更好地预测客户需求，300毫米晶圆的推广使用还会带来规模经济的问题。事实上，更大的晶圆对于那些仅需要小量芯片供应缝隙（niche）市场的无工厂企业来说确实是一个问题；他们可能需要转而采用更通用的可重新配置和可重新定位的系统。这些需求当然都需要设计工具制造商进行更高程度的集成和创新。
|
|
