随机抖动和确定抖动

虽然系统中的自然高斯噪声发生元件始终会引发抖动，但如果存在DJ，则清楚地表明一个调制信号源正在向定时系统注入能量。从直方图的角度来看，DJ充斥于中间部分，扩展了直方图左侧和右侧的自然高斯响应。图1表示出了该原理。由于数字系统是有限系统（就是说不应存在调幅信息--而是在“恰好”正确的时刻获得一个“0”或“1”），因此边缘布局信息的收集和分析过程恰好是抖动分析的切入点。因为直方图是边缘的统计集合，所以良好的测量需要大量的采样信息组合来获得必要的 6 统计数据抽取，由此可实现最高的测量精度。

图1 具有随机抖动和确定抖动量的直方图(略)


噪声条件下的时钟信号修整

系统中噪声能量的影响会侵入时钟脉冲源。时钟脉冲源遭受传导噪声或辐射噪声影响的可能性大致相同。虽然大多数工程师在工作实践中均采用容性旁路技术来对付传导噪声，但辐射噪声却往往更加难以定位和矫正，串扰即属此类，这是因为电气孔隙通常成为时钟脉冲源至吸收辐射能量的轨迹。其他一些常常被忽略的因素是由磁感应所耦合的能量。捕获到一个与电源开关速率保持同步的时钟调制频率的情况并不鲜见。

减少时钟走线孔隙有利于吸收辐射能量。根据互易定律，能够容易吸收辐射能量的时钟线同样也会容易地辐射能量，这将在进行EMI辐射测试时产生不良影响。随着近期ZDB（即零延迟缓冲器）的普及，定时分配正在变得局部化。除了时钟缓冲机制外，ZDB还能够利用PLL技术来提供零延迟甚至负延迟，以克服时钟传播。虽然能够进行一些抖动衰减，但ZDB器件并不提供使一个器件能够完成很大抖动衰减所需的编程参数。

利用模拟技术来进行信号修整

由于抖动对载频或以最佳单位间隔（UI）运行的纯时钟基频进行调制，因此从理论上说，布设一个频带极窄的带通滤波器有助于衰减调制分量。由于尖锐响应具有高Q值，所以必须将带通滤波器置于载波的中心，以确保基频不衰减。否则，载频随着时间的长期推移而发生的自然漂移将导致显著衰减。理想的情况是，滤波器应跟踪载波的变化。在所举的简单示例中，需要进行时钟信号的再整形，以重新生成一个方波信号，原因是带通滤波器有可能除去谐波分量。虽然以这种方式来减轻抖动是合理的，但是要想以较低的成本和较小的占用空间来实现具有所需Q值的有效解决方案则很困难。

图2 可调带通滤波器(略)


采用PLL来减轻抖动的技术

由于PLL在时钟发生和分配中所起的作用持续增长，因此将PLL转移函数用作减轻抖动的方法值得考虑。这种采用PLL来减轻抖动的处理过程要求对其实现方法（假定有一个可提供满足设计目标的足够编程选项的器件）有一个全面深入的了解。

PLL具有可为上述采用带通滤波器来减轻抖动的方法提供跟踪功能的优点。环路内部的增益和环路带宽组合通过改变响应来改变转移函数。在处理高集成度的低成本PLL解决方案时，通常会牺牲编程方面的灵活性，包括更改集成化的环路滤波器。图3描绘了一种理想的PLL编程方案，在该方案中，电荷泵、环路滤波器和VCO增益均可在一个扩展范围内进行修改。但是，如果没有仔细的分析以及准确的实验室结果，则PLL实际上有可能造成系统的噪声增加，这使得采用PLL的做法变得毫无意义。

图3 可编程PLL架构(略)

所需要的器件等效于一个频带非常窄的跟踪滤波器，该滤波器接收一个具有RJ和DJ的输入，且最终输出只产生尽可能低的本征RJ。虽然RJ始终存在，但经证明减轻RJ同样值得考虑。FailSafe还根据高抖动衰减提出了大时钟倍频比的概念，而这在采用标准PLL器件时是非常难实现的。

BAJA架构概述

BAJA包括两个通过前馈和反馈通路进行通信的独立本征功能电路。第一项主要功能是对只能被缓冲（或以各种方式校正至可用电容器所允许的最大偏移量）的时钟发生提供支持--即VCXO作用。校正需要一个基准输入以及来自BAJA输出的反馈信号。然而，在没有基准输入的情况下操作将继续进行（这就是最初采用FailSafe架构的主要原因之一）。采用时钟发生这一称谓是准确的，因为它并不涉及合成；一个晶体用于生成用来满足同步要求的基准频率，该功能被称为DCXO，起着数字受控晶体振荡器的作用。该架构采用内部晶体容性阵列设计，因此晶体的推挽操作原理与模-数转换器相似。由于高频颤动具有提高编解码器信噪比（SNR）的作用，所以存在于基准输入上的噪声也会使DCXO响应产生高频颤动。

DCXO的作用是产生一个相位噪声非常低的振荡器（高Q值），该振荡器能够通过反馈来在一个有限的频偏范围内对输入进行跟踪。应当了解的是基准时钟与晶体频率之间可以不必有任何共同之处。这就为基准频率降低至8kHz（以控制BAJA）并在具有极低抖动的器件中生成一个频率达数百赫兹的输出创造了条件。这种做法与能够进行倍频（但抖动往往会因PLL环路更新速率较低而有所增加）的传统PLL设计存在着很大的差异。在BAJA架构中，倍频比可以达到几个数量级，而不会使抖动响应发生劣化。

在DCXO输出之后是采用传统PLL技术的时钟合成及倍频。现在提供给PLL的是一个抖动较低、与原始基准无关而与跟踪DXCO密切相关的高基准频率。高PLL基准频率会转化为用于前馈和反馈除法器的高校正速率。BAJA的编程涉及到频率比的选择。图4示出了BAJA架构。输入定时脉冲源基准信号通过M分频器之后可与通过N除法器的器件输出进行比较。产生于M和N除法器之间差异的校正信息指示DCXO改变晶体频率。通过一个内部PLL所进行的倍频操作的作用是提供一个可编程输出频率和一个直接取自晶体信号源的基准。后置分频和通过N除法器所进行的反馈的目的在于使器件与基准输入相同步。

图4 BAJA架构(略)


实现良好抖动衰减的BAJA调整

虽然尚有大量的实验室分析工作有待完成，但早期的经验数据表明输出DJ在存在输入DJ的情况下会发生显著的衰减。为获得最佳响应而对BAJA所进行的编程将需要做一些实验，这是由于每个系统都会因其配置的不同而呈现出一组（或多组）独特的噪声分布。一般而言，首选的做法是维持PLL部分中的高校正速率。即，通过保持尽可能小的P和Q除数值来使PLL以尽可能高的速率运行，并让后置分频器提供正确的输出频率。M和N的最佳设置在满足能够最大限度地减少输入DJ分量的DCXO采样频率的条件下进行。由于至BAJA输入的PLL输出是相关的（如果需要实现同步的话），所以之后需要对设置比进行增减以达到上述目的。

其他一些具有次要影响、但迄今为止几乎未引起人们关注的因素存在于晶体部分。与窄带滤波器非常相似，晶体的Q值开始成为生成一个无噪声的基准时钟脉冲源、并在DCXO高频颤动时设定频率变换速率的方法。就目前已经完成的有限工作台试验而言，采用Q值略高于100K的晶体。做出这种选择纯粹是基于这样的考虑：即当与该器件一道工作时，最高的晶体Q值可能并不是唯一的目标。对BAJA转移函数进行整形可能需要关注一些Q值较低的器件（比如陶瓷谐振器）以提供一种不同的响应分布。这种概念会被用于降低EMI的扩频系统所接受，在这种系统中，允许BAJA对响应曲线进行整形，以便让特定的DJ信息通过。

BAJA架构还支持一项额外功能，该功能允许在器件中设置16种不同的抖动衰减模式。模式的选择是通过外部引脚配置来完成的。对于动态可重构系统来说，这种方法证明很有用。当在系统上进行电路板的插拔操作时，噪声分布会发生改变。BAJA的作用是为现有的特定电路板配置提供优化的抖动衰减，可对一个FailSafe输出（系统锁定）进行逻辑监控，以确保获得完全的器件同步。

实验设计

最为困难的工作之一是如何定义一组能够满足某些常见系统表示法的噪声条件。选择了两种受控噪声注入分布，该过程包括增加平均高斯白噪声，以及通过对一个方波进行微分处理以抽取边缘速率信息的方法来进行脉冲调制。后者的目的是在信号上生成一个DJ分量。载波音输入由一个噪声层特性远远低于噪声调制分布的无干扰型音频发生器提供。该载频的漂移也非常低，于是长期抖动特性保持稳定。载频和调制信号源输入均被馈入调制器，而调制器的输出则被传递至BAJA器件的基准输入。

由于噪声测量从很大程度上来说是一种统计特性测量，因此实验设计要求采用归一化常数来获得一个基准点。在这种场合，调制指数将被增加，直到一个1ns峰-峰测量结果能够在10 s的最大时间窗口间隔上保持一致为止，见图5。

图5 测试输入配置(略)

第一个试验是采用一个具有良好工作性能的白高斯噪声信号源来对一个音调进行调制。对于脉冲系统，必须规定重复频率和占空比的选择依据。对于脉冲频率，研究了100kHz和33kHz两种设计依据，其中，100kHz用于模拟一个开关模式电源，而33kHz则用于受EMI影响的系统和扩频定时解决方案中的典型调制频率。当占空比被选为50%时，脉冲频率即被选定为33kHz。调制信号源的频率被增加，直至观测到一个1ns的峰-峰输出调制幅度为止。

试验结果

表1罗列了针对BAJA配置的编程参数设置。由于BAJA是可编程的，故可以选用多种系统专用频率。本次试验的目的在于将一个分别满足2.048MHz和155.52MHz的输入和输出标准的晶体用作通用通信频率，并未尝试针对输入DJ来优化校正速率。

表2至表4 汇总了实验室数据结果。针对AWGN输入条件进行了三项测量，并采用脉冲注入对DJ进行了相同项目的测量。每组测量均包括周期至周期以及1 s和10 s间隔这三个项目。对各个BAJA输入至输出做了比较。表4包括了本征测量，以便于对实验室设置的噪声层有一个更好的认识。虽然本征噪声层看上去并不令人满意，今后还需在某些方面加以改进，但毋庸置疑的是，BAJA在“未调制”条件下将继续展现优良的工作性能。

表1：BAJA可编程配置(略)

从这些的表格可见，在最小抖动注入为42ps（RMS）的情况下实现了8.4ps（RMS）的BAJA噪声层。在标准的实验室试验条件下，周期至周期抖动至少降低了4倍，而且长期测量结果显示：时间间隔为1 s时抖动至少衰减4倍，而在时间间隔为10 s的极端条件下的抖动衰减倍数为2（不包括表4）。

表2：AWGN输入的累积抖动(单位：ps)(略)

表3：方法调制的累积抖动(单位：ps)(略)

表4：实验室参数的本征声层(单位：ps)(略)

表中还列出了相同设置条件下的峰-峰累积抖动和DJ。令人惊讶的是，BAJA的运用使得DJ显著下降，达到了仪表的分辨率水平，事实是：当下一次您的系统中充斥了DJ时，不管在什么情况下，BAJA都会提供一个值得认真研究的衰减DJ响应。

总结

对于需要考虑DJ的系统，BAJA可以提供帮助。虽然从本质上说噪声是任何系统的一部分，但是，如果大幅度地减少重新设计的工作量，则噪声衰减机制或许就是至关重要的一环。就DCXO校正速率在优化抖动衰减以及晶体Q值的选择依据方面所起的作用而言，BAJA还有许多工作要做。然而，根据最新的实验室信息以及所提供的一致性数值，当下一次时钟脉冲源上需要进行严格的信号修整时，BAJA或许就是能够满足要求的解决方案。