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以端到端解决方案加速IC与电子系统设计创新

Accelerate the Innovation of IC and Electronic System Design with End-to-end Solutions

Cadence 公司



Cadence公司自1992年进入中国大陆及香港市场,迄今已拥有大量的集成电路及系统设计客户群体。过去的十多年里,Cadence公司不断发展壮大,在推动全球电子设计技术创新、创建当今集成电路和电子产品中发挥着举足轻重的作用。


Cadence锦囊(Kits)

不断增长的硅片复杂性将一连串设计难题摆在半导体和系统设计团队面前。其中最关键的问题就是如何运用EDA技术来攻克有线网络、无线以及个人娱乐领域面临的设计障碍。Cadence锦囊可极大简化EDA技术应用和IP的集成,帮助电子公司迅速建立设计架构,并获得更短、可预测性更高的设计周期。

每一个Cadence锦囊都通过与一个打包在平台流程中经过验证的方法学、授权标准IP相结合,用于解决特定的应用设计问题。(图1)

图1 Cadence"锦囊"解决方案的结构(略)

射频系统级封装方法学锦囊

Cadence锦囊可加速高级EDA技术在射频(RF)无线应用设备的系统级封装(SiP)中的应用。它提供了能够让设计效率和可预测性最大化的方法,让客户能够利用SiP实现的优势。通过结合系统设计、物理实现和制造之间的全面关联,该工具包能够进行全面的SiP电气分析与关键路径的表征,以及从整体系统级仿真到由下而上型验证的行为建模。

该锦囊的内容包括:局部代表性设计802.11 b/g WLAN?RF?SiP设计,包含一个螺旋式RF收发器与180nm普通CMOS工艺中的模拟基带裸片;90nm普通CMOS工艺中的AMS界面裸片;普通LTCC底层中的嵌入式及离散式片外元件;测试平台、模型的可再利用、预设置组件,模块及全SiP层面的模拟计划和物理实现手段等。

其主要优点在于:在一个完整的、真正的IC/封装协同设计解决方案中结合了系统设计、物理实现和制造;提供了一个完美的流程,以全面SiP电气仿真为起点,通过单一原理图布局实现,到全面的信号完整性检查为目的;实现跨越了多种技术和设计领域,包括系统级、数字、复合信号以及模拟/射频的功能性、性能和闭环验证;通过有效结合SiP的信号完整性分析和IC层面的寄生提取,提高了仿真精确性和完整性;通过控制电感综合和被动元件建模优化片上及片外结构。

ARM功能验证锦囊

由Cadence与ARM合作开发,面向ARM的Cadence功能验证锦囊提供了一套全面的验证解决方案,适用于工程师开发基于ARM处理器的设计。该锦囊包括基于ARM处理器的验证方法和流程、一个参考设计平台、验证过程自动化技术,以及可再利用的验证IP。由Cadence推出的Incisive Plan-to-Closure Methodology 为基于ARM处理器的设计而度身定制。

结合了Incisive 功能验证平台和验证IP,该工具包同时着重于从子模块到模块再到全系统级的软硬件验证。该工具包指导工程师通过以下技术和流程,提供一个从验证计划到闭合的简化路径。

高级验证基础体系结构,令从子模块到模块再到全系统的再利用最大化;

自动化验证策划与管理;

初期HW/SW协同验证的结构建模;

面向形式化分析、模拟、加速和仿真等基于断言的验证;

测试平台自动化以解决充满挑战性的边际错误;

经鉴定的 ARM AMBA 验证IP与协议兼容性;

高性能RTL验证的基于事务的加速;

系统与软件的真实环境模拟。

AMS方法学锦囊

Cadence锦囊(图2)可解决无线、有线网络和个人娱乐电子等竞争最激烈的市场中存在的模拟/复合(混合)信号设计问题,提供了经检验的方法学、授权IP和咨询功能。
该锦囊基于Cadence高级定制设计技术,该技术执行“中间会师式”设计手段,实现了速度需求和芯片精确性之间的最佳平衡性。

图2 (略)

该锦囊结合的平台流程能够:执行事先规定的方法(高级定制设计法),参照整个设计促进由上至下的开发(AMS最高级流程),促进模块再利用和移植(通过再利用流程进行AMS模块创建),在模拟驱动的设计环境中采用数字化实现(模拟导向物理实现流程)。

RF设计方法学锦囊

RF设计方法学锦囊通过提高芯片可预测性及实现更高的RF设计效率缩短产品开发周期时间。它展示了智能化管理RLCK寄生效应、电感综合和建模,以及将系统级设计与IC设计连接的高级技术。同时,它还包含了能够让设计师精确而迅速地检验完整设计的方法,包括系统级数字、模拟基带和RF电路。

该锦囊基于802.11 b/g CMOS WLAN参考设计,其基础是位于希腊雅典的Helic S.A.公司的IP。该参考设计的目的是为了降低RF收发器基带模拟电路的设计难度。完全抽取的RLCK View提供了详细的寄生信息,让设计人员可在电路层和上层精确检验芯片,从而保证了芯片的可预测性。智能化RC缩减和仿真策略进一步确保了迅速的仿真结果。可再利用的、预设置的组件包括测试平台、模型、LNA、降频混频器、Rx/Tx带通滤波器和功率放大器等模块的仿真计划。


设计平台

Incisive功能验证平台

Incisive功能验证平台提供了快速高效的方式检验大型复杂芯片,提供了全面的领先技术,并采用可靠的方法学、验证IP,以及对所有IEEE设计和验证语言标准的支持。该平台分为三个层级:企业产品系列、设计团队产品系列、HDL产品系列。

Incisive企业产品系列面向由多类专家构成的SoC和系统开发团队,涵盖流程跨越了模块、芯片和系统级;设计团队产品系列适用于面临着越来越高的复杂性的RTL设计团队,他们需要验证流程的实质性改良,以满足进度和质量目标;HDL产品系列适用于寻求基础模拟/加速功能的设计团队。

Encounter数字IC设计平台

Encounter设计平台(图3)提供了纳米级SoC设计所需的全方位的技术,保住逻辑设计和物理实现团队快速完成高质量的芯片。作为一个综合的RTL-to-GDSII设计环境,Encounter平台提供了一个完整的流程 从RTL综合和测试设计,到芯片虚拟原型和分割,再到最终时序和制造收敛。它提供了高质量的芯片(时序、面积、线路功耗)、精确验证、注重信号完整性的布线,以及对高级65nm设计至关重要的最新成品率和低功耗设计能力。

图3 Encounter数字IC设计平台(略)

Virtuoso定制设计平台

个人消费电子和无线产品等设备对于新功能和特性的无止境的要求促进了RF、模拟和混合信号应用设备的空前发展。为创造满足该需求的新产品,IC设计师必须掌握精确的模拟数值 电压、电流、电荷,以及电阻与电容等参数值的持续比率。这时企业就需要采用定制设计。

全定制设计在让性能最大化的同时实现了面积和功耗的最小化。尽管如此,它需要进行大量的手工作业,需要一批有极高技能的特定的工程师。此外,定制模拟电路对于物理效应更为敏感,而这在新的纳米工艺节点上进一步得以加强。为简化设计定制IC的流程,并将其整合到终端产品中,半导体和系统公司需要精密的软件和流程方法,以达成迅速上市和迅速量产的目标。Cadence Virtuoso定制设计平台提供了极其迅速而保证芯片精确的方式,进行定制模拟、RF和混合信号IC的设计。
该平台的主要优点包括:

通用数据库上的集成产品,解决了跨越各工艺节点的复杂设计要求;

自动化约束管理有助于维持流程内以及广泛分布于设计链内的设计意图;

高速全面的模拟引擎实现约束精炼;

全新的底层编辑器让设计团队可以在芯片实现之前探索多种设计结构;

新的版图布置技术和DFM相结合,提供尽可能最佳、最具差异化的定制芯片。

Allegro系统互连设计平台

设计团队在设计当今复杂设计的系统互连时,面临着前所未有的挑战。随着IC的集成度不断提高,芯片I/O和封装针数迅速增加。千兆赫速度的数据速率还意味着极快的信号转换进入PCB及系统。同时,PCB平均面积正在缩小,而随着芯片晶体管数量的飙升,电源供应的需求大大提高。实现复杂系统中可行的系统互连设计需要新一代的方法,让设计团队在跨越所有三个系统领域的系统互连设计中实现最高效率。

使用Allegro系统互连设计平台的协同设计方法,工程师可以迅速优化I/O缓冲与IC、封装和PCB之间的系统互连,避免硬件的重新投片,缩减硬件成本和设计周期。约束驱动的Allegro流程包含了设计输入、信号完整性和物理PCB设计的高级功能。

从高速、高性能产品设计到日用品市场,Cadence提供了与现有技术的轻松集成。而由于其拥有Cadence Encounter和Virtuoso平台的支持,Allegro协同设计方法能够实现有效的设计链结合。

《世界电子元器件》2007.2
         
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